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台积电的 COUPE 应被理解为用于光 AI 互连的代工封装平台，而非独立的商用交换机产品。这种定位至关重要，因为它将 COUPE 置于 AI 基础设施目前面临的最严峻挑战的关键点：带宽密度、互连功耗、延迟、封装复杂性和可维护的光集成。
公开信息显示，COUPE 已超越纯粹的概念阶段。台积电已将其与从可插拔器件到基于 CoWoS 的共封装光器件的正式认证路径挂钩；已明确围绕基于 COUPE 的光引擎构建旗舰级光子交换机；博通也公开表示其 Tomahawk 6 Davisson 平台同样采用了基于 COUPE 的光引擎。
细看台积电这个凭条，其战略意义在于，AI 堆栈的价值正从尖端逻辑和 HBM 扩展到硅光子学、先进封装、激光器、光纤连接、光组装、OSAT 执行、多物理场 EDA 和系统级测试。
有见及此，未来的关键的争论点已不再是光学技术是否会进入人工智能网络领域，而是台积电能否以足够快的速度和足够大的规模实现 COUPE 的产业化，从而在集成激光器、光芯片或风险更低的桥接架构占据过多市场份额之前，成为光人工智能互连的默认制造标准。
台积电的 COUPE 平台与其说是一个品牌化的成品交换机 SKU，不如说是一个硅光子集成平台和技术服务。它通过台积电的 SoIC-X 3D 堆叠工艺，将光子集成电路与电控芯片集成在一起，首先针对小型可插拔器件进行认证，然后针对基于 CoWoS 的共封装光器件进行认证。该平台旨在将光链路从电路板边缘引入封装内部。台积电已公开表示，该平台可实现 5 到 10 倍的更高能效、10 到 20 倍更低的延迟、200 Gbps 的光调制速率，以及工程样品 99% 以上的 3D 堆叠良率。
COUPE架构的战略重要性远超公众对其名称的关注。它恰好处于人工智能基础设施目前最显著的突破点：互连功耗、带宽密度、延迟和封装复杂性。公开证据表明，NVIDIA和博通并非仅仅停留在理论探讨阶段，他们已经将基于COUPE的光学引擎应用于旗舰级光子产品中。这使得COUPE不再仅仅是代工厂的研发项目，而是一个平台，其对网络芯片、先进封装、激光器、光纤连接、测试、OSAT执行以及人工智能集群架构等各个环节的资本配置都产生了深远影响。
COUPE 究竟是什么？
在平台层面，COUPE 代表紧凑型通用光子引擎（Compact Universal Photonic Engine）。“Universal ”一词并非虚言。台积电在 2021 年的研究中引入了 COUPE，将其作为一种通用光子引擎结构，旨在将目前分散的单片、2D、2.5 D和3D光子集成方案整合到一个可制造的架构中。其设计目标并非仅仅是光传输，而是要实现一种能够同时支持光栅耦合器和边缘耦合器两种方案的光传输，最大限度地降低电光耦合损耗，避免使用机械结构脆弱的谐振腔，并能与主机 ASIC 无缝集成到共封装中。
台积电后续披露的信息显示，COUPE从最初的研究概念发展成为面向客户的技术服务，并融入到更广泛的3DFabric和先进封装技术体系中。2024年，台积电将COUPE描述为应对人工智能驱动的数据传输爆炸式增长的举措，并将TSMC-COUPE定位为一项技术服务，该服务利用台积电的SoIC芯片堆叠技术，将硅光子芯片和电控芯片集成到高速数据传输产品中。这种表述方式对投资者而言恰到好处。COUPE并非单一的固定光模块，而是一个可重复使用的集成层，可以作为光子引擎、可插拔实现方案或与大型网络逻辑芯片共封装的光模块出现。
关键的区别在于，两条成熟曲线同时存在。底层65纳米硅光子晶圆工艺已投入量产。而全堆叠式COUPE引擎，尤其是其与AI交换机周围共封装光学器件以及最终更多计算相关位置的集成，则处于商业化进程的后期阶段。正因如此，台积电才能同时宣称：硅光子基础工艺已实现量产；COUPE将于2025年完成可插拔器件的认证；2026年完成基于CoWoS的CPO认证；而测试芯片直到2024年才达到目标数据速率。工艺平台的成熟早于完整的光电热封装系统。
最清晰的编辑改进方案是将研究、公司披露和客户产品层面的已证实信息区分开来。这种证据层级结构可以防止投资者将设备层面的可行性、平台准备情况和多客户规模成熟度混为一谈，得出未经证实的结论。
COUPE 的工作原理及其独特之处
从功能上看，COUPE 旨在解决目前所有 AI 互连路线图都面临的相同扩展性问题。铜缆在短距离内仍能提供极高的带宽，但随着互连结构的扩展，功耗、延迟、前面板密度、信号调理和走线长度管理等方面的开销都会急剧增加。硅光子技术改变了这种扩展规律，它通过波分复用技术在光纤上传输多个波长，而不是像传统方法那样不断增加电线走线和重定时器或 DSP 开销。台积电的公开信息强调了这种多维度的光学扩展，而英伟达的光子技术披露则强调了封装级的成果：将电路板级数英寸的信号路径压缩到封装级数毫米，并显著减少了外部 DSP 的负担。
在器件层面，COUPE 通过 SoIC-X 芯片堆叠和铜或混合键合技术，将电芯片直接放置在光子芯片之上。光子芯片承载波导、调制器、探测器、耦合器和其他光学结构。电芯片提供高速接口、控制逻辑以及与光子层之间尽可能短的电气连接。台积电的研究重点在于最大限度地降低电光耦合损耗。其后续研讨会披露的信息表明，与传统方法相比，这种堆叠结构能够提供更低的芯片间阻抗和更高的能效。更广泛的技术方向体现在台积电的 EPIC-BOE 项目中，该项目致力于开发低损耗 SiN 波导、垂直耦合器、偏振管理结构以及高密度光纤阵列集成。
专利和下游实现细节使可能的量产方案更加具体。公开文件和英伟达后续的技术披露表明，该结构可能包含PIC芯片、EIC芯片、芯片周围的介电矩阵、堆叠结构上方的支撑基板、穿过该支撑基板的垂直光束路径、用于聚光的微透镜、光栅耦合器上方的反射器（用于提高耦合效率）以及垂直或水平耦合方式。英伟达2025年的产品披露进一步展示了该架构的实际应用：每个波长200 Gbps PAM4、晶圆级微透镜集成以降低对准灵敏度、可拆卸光连接器以及为基于COUPE的光引擎提供光源的外部激光源模块。并非所有专利实施例都应被视为精确的量产物料清单，但台积电的研究、专利和客户产品披露都表明了高度一致的发展方向。
调制器的选择具有重要的战略意义。来自台湾半导体展（SEMICON Taiwan）的报道指出，微环调制器和马赫-曾德尔调制器都是可行的选择，其中微环调制器因其高密度而更受青睐，而马赫-曾德尔调制器则更适用于功耗更高、速度更快的应用场景。NVIDIA 的披露信息强烈表明，其早期基于 COUPE 的引擎倾向于采用微环调制，每波长传输速率可达 200 Gbps，并且与台积电的合作重点在于解决生产规模的重复性和热敏感性限制，这些限制历来制约着微环调制器的扩展。NVIDIA 选择将激光器集成到可现场更换的外部激光源模块中，这是一种互补的架构决策。它将激光器的热环境与光引擎隔离开来，降低了波长漂移的风险，并提高了可维护性。
采用路径：首先是可插拔设备，
其次是交换机 CPO
COUPE 的近期应用场景比市场普遍认为的更为具体。台积电明确表示，该平台首先面向小型可插拔器件，然后是基于 CoWoS 的共封装光器件，可将光链路直接集成到封装中。在台积电的年度报告中，COUPE 被定位为高速数据传输产品的技术服务，也是降低数据中心传输功耗计划的一部分。因此，最早的商业应用领域似乎是用于 AI 架构的交换机侧光器件，而不是商用 GPU 或 XPU 内部的直接光 I/O。这一点至关重要，因为交换机侧光器件 (CPO) 的风险远低于直接集成到计算封装光子器件的风险。
从长远来看，其可应用场景显然更为广泛。英特尔将光I/O定位为CPU和GPU集群连接、相干内存扩展以及资源解耦的推动因素。Ayar则将光芯片视为将加速器集群转化为更具可组合性的计算池的机制。台积电自身的光引擎和数字光计算研究表明，光子学的应用范围远不止于交换光器件。正确的解读是，COUPE目前的作用集中于AI网络，但其最终目标将扩展到解耦计算、内存池化，并最终实现更靠近计算组件的光I/O。
供应链、生产流程和瓶颈
对于 COUPE 而言，供应链并非仅仅是晶圆层面的问题。它始于光子设计套件、光电协同设计工具和多物理场验证；贯穿 PIC 和 EIC 制造、SoIC 堆叠、耦合器和光纤阵列集成、光器件组装和测试；最终到达交换机模块组装、机箱集成和超大规模部署。台积电的相关报告明确指出，晶圆级测试、光纤阵列单元集成和高速光封装组装是规模化生产面临的最大瓶颈。这是一个重要的视角，因为它意味着最重要的制约因素分散在代工、封装、光器件组装和系统级集成等各个环节，而非集中在单个晶圆节点上。
一个高可靠性的制造流程如下：首先，在台积电的硅光子平台上制造光子集成电路（PIC）。其次，制造配套的电气芯片，并通过晶圆级封装（SOIC）技术将其直接堆叠在PIC上。第三，形成背面连接，使光引擎能够向下连接到衬底或中介层。第四，通过耦合器、微透镜或连接器结构以及光纤连接完成光接口。第五，将完成的光引擎集成到主机交换机专用集成电路（ASIC）或其他大型逻辑芯片旁边，然后从电气、光学、热学和现场可靠性等方面进行验证。封装的挑战在于，光子器件的产业化必须遵循半导体级的规模控制标准，同时还要满足低损耗光学、热稳定性、污染控制、对准和现场服务等方面的要求。
商业验证和竞争定位
NVIDIA 是 COUPE 商业化进程中最明确的推动者，因为它将 COUPE 从代工架构的概念转化为清晰可见的 AI 网络产品路线图。NVIDIA 的 Quantum-X Photonics 交换机架构采用基于 COUPE 光引擎的光子组件，每个组件在 8 条 200 Gbps PAM4 发送通道和 8 条 200 Gbps PAM4 接收通道上提供 1.6 Tbps 的发送吞吐量和 1.6 Tbps 的接收吞吐量。NVIDIA 的 Spectrum-X Ethernet Photonics 封装密度更高，在一个多芯片模块中集成了 32 个硅光子引擎，每个引擎的吞吐量为 3.2 Tbps。NVIDIA 还阐明了其周边系统架构：可现场更换的外部激光源模块、比传统设计更少的激光器总数，以及旨在提高电源效率、可靠性、信号完整性和可维护性的封装设计。
博通的重要性体现在另一方面。它表明 COUPE 技术并非局限于单一的垂直整合生态系统。博通已公开表示，其 Tomahawk 6 Davisson 交换机采用了基于台积电 COUPE 的光引擎，而博通自身的产品路线图也已指向未来几代产品单通道 400 Gbps 的传输速度。这一点至关重要，因为它表明 COUPE 技术既可以应用于英伟达更垂直整合的 AI 架构模型，也可以应用于博通更开放、以以太网为中心的部署模型。换句话说，COUPE 不仅仅是一项产品特性，它正在成为下游竞争对手可以共享的制造层。
因此，竞争格局必须分为平台层面的替代方案和下游产品层面的竞争对手。在平台层面，最直接的对标是英特尔的硅光子学和光计算互连战略，该战略强调集成激光器、更垂直整合的芯片堆叠以及可插拔器件方面显著的历史出货量。Ayar Labs 通过光芯片和可扩展架构，在更接近计算的领域展开竞争。Marvell 则通过 LPO、板载光学器件以及未来光引擎路线图，在相邻的商业化领域占据一席之地，这些路线图可能会延缓或阻碍 CPO 的全面普及。三星显然是晶圆代工层面的挑战者，但公开的时间线表明，它至少落后台积电一个商业化周期。
路线图和人工智能生态系统影响
官方公布的COUPE路线图虽然相对狭窄，但具有重要的战略意义，其可靠性较高。台积电在2024年表示，COUPE将于2025年获得小型可插拔器件的认证，并于2026年作为共封装光器件集成到CoWoS封装中。台积电的连接材料资料还指出，65nm硅光子器件已实现量产，工程样品已达到200Gbps的光调制速率和超过99%的3D堆叠良率，并且一旦数据速率超过50TB/s，共封装光器件（CPO）将变得至关重要。台积电的年度报告进一步强调，COUPE测试芯片在2024年达到了目标数据速率，并且该平台正按计划推进高速数据传输产品的开发。由此可见，COUPE正从工艺准备阶段迈向产品化阶段。
更广泛的人工智能影响在于，互连技术正从次要的系统细节跃升为首要瓶颈。训练和推理集群在规模日益庞大的互连架构上传输激活值、梯度、专家路由流量、检查点数据和内存访问流量时，需要付出越来越高的经济成本。NVIDIA 明确指出，光子技术是构建大规模人工智能工厂的关键。Broadcom 则明确强调 200G 通道 CPO 对于更大规模的应用以及降低链路不稳定性（从而降低每个令牌的成本）的重要性。Intel、Ayar 和 Marvell 也围绕带宽、功耗、延迟和传输距离等问题提出了类似的观点。COUPE 技术之所以重要，是因为它解决了封装边界处的瓶颈问题，而电气损耗和 DSP 开销在此处累积速度最快。
第二个影响是价值链迁移。人工智能技术栈中更多经济价值转移到了先进封装、硅光子学、激光器、光纤连接、光组件、OSAT 执行和多物理场 EDA 等领域。COUPE 将台积电的业务范围从前沿逻辑和 HBM 封装扩展到了光互连层本身。这创造了一种可能的情景：台积电在光子 I/O 领域的地位，正如 CoWoS 在人工智能封装领域的地位一样——成为众多客户同时需要的关键平台。这只是一种推断，而非台积电的既定目标，但它直接源于公开的事实：COUPE 现在被定位为 3DFabric 内部的一项技术服务；NVIDIA 和 Broadcom 已经在旗舰光子产品中使用基于 COUPE 的引擎；设计生态系统也已公开构建，外部客户可以越来越多地基于该技术栈进行设计。
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（来源：编译自atlaspeakresearch）
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